EziDebug的軟件界面簡單友好，有簡約和完整兩個界面形式，使用前端顯示與FPGA工程軟件無縫結合。該軟件主要功能分為寄存器鏈插入、數據采集和導出、重建testbench和軟件仿真驗證等四個部分。EziDebug支持Altera的QuartusII軟件平臺，同時也支持Xilinx的ISE。寄存器鏈的插入基于VHDL和Verilog HDL硬件描述語言，在RTL級硬件代碼的每個寄存器附加一個采樣寄存器，在觸發條件下進行數據采樣，該數據導出之用于軟件仿真時寄存器的數值重建，重現FPGA運行過程中內部的真實信號波形。仿真驗證通過比較輸出結果來判斷硬件運行正確與否。
EziDebug 是一款用于支持FPGA硬件驗證的輔助軟件，從全可視化角度支持FPGA工程的調試，簡化繁雜的調試過程，通過該軟件能很快查找出代碼中的錯誤，加快硬件驗證的進度。整個軟件安裝方便，界面簡潔，操作簡單快捷，占用的系統資源很少，在使用的整個過程中，只需要使用不到十個的按鍵控件即能完成所有操作。
fpga驗證軟件lady(EziDebug )按鈕功能
雙擊圖標后，用戶可以看到由兩個對話框組成的界面，最上面的界面即主要操作面板如圖1所示。各個按鈕圖標的功能如下：
1、工程設置：設置工程的具體選項，比如：工程的工作目錄，掃描鏈中寄存器最大個數，工程是xilinx還是altera的工程等。
2、全部更新：全部掃描工程文件，重新提取module的端口信號，寄存器信息等。
3、快速更新（部分更新）：只掃描和更新工程文件中比存儲日期新的文件。
4、刪除所有鏈：刪除工程文件中所有添加的鏈信息。
5、生成testbench：此選項會跳出對話框，需要輸入signaltap生成文件名，并選擇該文件對應的鏈，然后生成testbench。
6、撤銷上一步操作：只恢復上一次操作前的文本原貌。（注意：不支持多次撤銷）
7、更新提示：當用戶修改了代碼與軟件進行上一次進行更新操作的代碼不一致時進行提示。
8、最小化窗口按鈕
9、迷你窗口按鈕
10、下拉窗口顯示與隱藏切換按鈕
11、關閉窗口按鈕
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